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- IC封測(cè)工廠中典型的ESD損壞風(fēng)險(xiǎn)簡(jiǎn)析
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關(guān)鍵詞：
ESD（Electro-Static Discharge，靜電放電），IC（Integrated Circuit，集成電路，俗稱芯片），CDM（Charged Device Model，器件帶電放電模型） 電子制造工業(yè)對(duì)ESD防護(hù)的需求，完全是隨著IC微電子器件的誕生而產(chǎn)生，以及IC技術(shù)工藝的發(fā)展而不斷加強(qiáng)。 而IC之所以對(duì)ESD敏感，主要IC結(jié)構(gòu)中大量的MOS管結(jié)構(gòu)對(duì)ESD最為敏感，確切的說(shuō)是MOS管中的每個(gè)絕緣層（以SiO2最為常用）最容易被靜電所損壞。
與SiO2為例，它可以承受的最大靜電作用程度是靜電場(chǎng)-5E8 V/m。以100nm厚的SiO2為例，對(duì)應(yīng)的靜電壓達(dá)到50 V時(shí)，SiO2絕緣層即容易被靜電擊穿而損壞（由完好的絕緣性變?yōu)榘雽?dǎo)體或?qū)w特征）。而當(dāng)前業(yè)內(nèi)的IC器件已經(jīng)很多采用幾個(gè)nm的制程技術(shù)，其內(nèi)部絕緣層可以承受的靜電壓也就降至幾V（當(dāng)前IC成品可以承受上百V的靜電是內(nèi)部加入了相應(yīng)的ESD保護(hù)電路而實(shí)現(xiàn)）。
圖1. IC器件中MOS管絕緣層被ESD損壞的機(jī)理圖示
圖2. IC器件中典型的MOS管結(jié)構(gòu)圖示
而IC封測(cè)工序中最為典型的ESD損壞情形為CDM ESD，集中位于Wire bonding工序與各種上電檢測(cè)工序（如Functional testing，Burn-in）。其ESD發(fā)生機(jī)理簡(jiǎn)述為：
1) Wire bonding工序的CDM ESD情形：Die由于前工序的操作帶上高靜電，在與wire bonder的接地金線焊接導(dǎo)通時(shí)，即發(fā)生靜電放電；
2) 電測(cè)工序的CDM ESD情形：IC由于前工序的操作或IC loading至testing sockets中的操作，使得IC帶上高靜電，在IC的pins/pads與電測(cè)機(jī)的接地testing pins發(fā)生接觸導(dǎo)通（往往時(shí)某個(gè)pin首先導(dǎo)通）時(shí)，即發(fā)生靜電放電。
圖3. IC封測(cè)工廠中典型的CDM ESD機(jī)理圖示
而IC封測(cè)工廠應(yīng)對(duì)CDM ESD對(duì)Die/IC的損壞，主要的解決方案就是采用可行的措施降低Die/IC的靜電帶電水平，尤其是在發(fā)生靜電放電的關(guān)鍵時(shí)刻。
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